24-bit ΣΔ ADC 前端设计中的 PGA 架构选择

一、PGA 在 ΣΔ ADC 中的角色

在 24-bit ΣΔ ADC 系统中，PGA（可编程增益放大器）位于传感器和 ADC 调制器之间。其核心功能是将传感器输出的微弱信号（通常为 mV 量级）放大到 ADC 满量程输入范围附近，从而最大化信噪比。以 Vref = 5V 的 ΣΔ ADC 为例，如果传感器输出仅为 10mV，不经过 PGA 直接量化，将损失约 54dB 的动态范围。

二、主流 PGA 架构对比

2.1 3 运放仪表放大器结构

这是目前传感器调理芯片中最主流的前端架构，由三个运放和精密电阻网络构成。前级两个运放 A 和 B 构成对称输入级，后级运放 C 将差分信号转换为单端输出。

G = G₁ × G₂ = (1 + 2R₂/R₁) × 1

以我们芯片的具体参数为例：R₂ = 25KΩ 时，G₁ 的取值由 R₁ 控制。运放 A/B 的噪声要求 ≤ 5nV/√Hz，运放 C 受前级增益抑制，噪声要求可放宽至 ≤ 20nV/√Hz。

          优点：输入阻抗高、共模抑制比高、增益精度由电阻比例决定

          缺点：功耗较大（需 3 个运放）、面积较大、反馈电阻会贡献热噪声

2.2 电容耦合 PGA（CCIA）

电容耦合仪表放大器利用输入电容和反馈电容的比例来设定增益，无需电阻网络。配合斩波稳定技术，可实现极低的 1/f 噪声和失调电压。

G = C_IN / C_FB

增益精度取决于电容匹配精度（通常在 0.1%~0.5%），可通过数字校准进一步提高。

          优点：无电阻热噪声、失调极低（斩波）、面积紧凑

          缺点：输入阻抗有限（开关电容）、需要非交叠时钟、设计复杂度高

2.3 与传统仪表放大器对比

对于直流或低频信号（数 Hz 到数 KHz），3 运放结构仍然是最通用、最平稳的方案。CCIA 在超低功耗和超高精度场景中更具优势，但设计和验证周期更长。

三、反混叠滤波器的设计考量

在 PGA 输出和 ΣΔ ADC 调制器之间，通常需要插入一个抗混叠滤波器（AAF）。对于 ΣΔ ADC，调制器以远高于奈奎斯特频率的速度采样（本例中调制频率 614.4KHz），带外噪声会被后级数字滤波器抑制，因此对 AAF 的要求比传统 Nyquist ADC 宽松很多。

我们采用片上一阶 RC 低通滤波器（-20dB/dec），截止频率设置为信号带宽（3KHz）的约 10 倍。配合过采样比（OSR = 614.4KHz / 6KHz = 约 102），可以确保带外折回噪声被充分抑制。

四、KT/C 噪声的影响

对于电容性 PGA 或采样网络，KT/C 噪声是需要重点关注的指标。以片上 AAF 的滤波电容为例：

V_n² = kT / C

若要求 KT/C 噪声贡献小于 ADC 1 LSB（Vref = 5V，24-bit 下 1 LSB = 0.3 µV），则滤波电容需要满足 C >> kT / V_n²。对于 ΣΔ ADC，由于过采样和数字滤波，KT/C 噪声的等效带宽被显著降低，实际电容需求可以大幅减小。

五、我们的架构选择

经过综合评估，我们的压力传感器调理芯片选择 3 运放仪表放大器结构，主要基于以下考虑：

设计确定性：3 运放结构是经过大量量产验证的经典架构，设计风险低
增益范围灵活：通过改变 R₁ 的阻值可以覆盖从 1 到 1000 倍的增益范围
噪声预算可控：电阻热噪声可以通过噪声仿真精确量化，设计可预测性强
团队经验：团队在 3 运放 PGA 设计方面有丰富的流片经验

后续的演进中，我们计划在低功耗版芯片中尝试 CCIA 架构，以覆盖更多的应用场景。

六、结语

PGA 架构的选择没有绝对的优劣，关键取决于应用场景的需求。对于压力传感器调理芯片这一垂直领域，3 运放仪表放大器在当前阶段是最稳健的选择。随着工艺和设计的成熟，未来向 CCIA 架构的迁移也是明确的技术方向。